分清晶体回路和时钟输出网络
无源晶体回路和有源时钟走线承担不同任务。前者需要控制寄生并匹配主芯片振荡电路；后者还要考虑接收负载、阻抗和端接。布局规则应对应实际电路，而不是只按外形照搬。
从供电脚附近开始检查
检查去耦器件是否靠近供电脚、回路是否短、地回流是否连续。电源噪声可能恶化时钟表现；滤波器件还需兼顾压降和瞬态，不能仅靠增加电容数量判断效果。
按接收端核对走线与端接
单端和差分输出应采用对应的信号完整性规则。差分配对、参考平面、分支、过孔与端接位置都需要在板级设计中评估。具体阻值和耦合方式以驱动器及接收器资料为准。
验证要覆盖真实负载
用实际电源和接收负载复测频率、波形、抖动与启停状态。将示波器探头和测试带宽一并记录，避免将不同测量方法的结果混在同一张对比表。
项目核对清单
- 电源去耦与回流路径
- 接收端负载和端接
- 时钟走线及参考平面
- 同条件下的波形和抖动
相关产品规格目录
本文用于初步选型沟通。具体设计以器件规格书、主芯片资料和应用测试为准。